Contexte

La conception de circuits intégrés numériques complexes fait appel à des outils de synthèse et de validation puissants pour satisfaire les contraintes de qualité et de productivité imposées par le marché.

La description dans un environnement informatique du circuit à concevoir est une étape incontournable et représente un investissement important qui peut être avantageusement réexploité et partagé entre concepteurs à condition d'assurer une certaine "portabilité" aux modèles structurels ou comportementaux.
Pour répondre à ces objectifs, l'IEEE a normalisé en 1987 le langage VHDL qui est maintenant largement utilisé pour des applications de simulation et de synthèse logique (ASIC, FPGA...).

L'objet de cette formation n'est pas d'apprendre l'utilisation d'un système de développement VHDL particulier mais plutôt : de positionner l'utilisation de ce langage dans le contexte plus général de la conception de systèmes numériques, d'exposer les concepts qui lui sont associés, d'analyser ses fonctionnalités et ses limitations, de proposer une méthodologie d'analyse et de développement de modèles, de présenter les applications importantes de VHDL en simulation et en synthèse automatique.

ObjectifS

APPRÉHENDER les fonctionnalités du langage VHDL et ses applications majeures en conception de systèmes numériques.
DÉCRIRE une fonction numérique simple en langage VHDL ainsi que le programme de test associé.

PROGRAMME

• Le langage VHDL
  - Motivations, description du langage.
  - Typage des données.
  - Instructions séquentielles et concurrentes.
  - Description structurelle, configuration.
  - Développement de modèles et de "testbench".
  - Algorithme de simulation.
  - Les nouveautés de la version VHDL-2007.
• Application à la synthèse logique
  - Synthèse logique RTL et paquetages associés.
  - Code VHDL synthétisable.
  - Écriture de fonctions combinatoires (portes logiques, fonctions arithmétiques, comparateurs, ...).
  - Écriture de fonctions synchrones (bascules, compteurs...).
  - Écriture de machines d'état.
• Études de cas et travaux pratiques
  - Au cours d'un mini projets mettant en œuvre l'écriture de code synthétisable, nous parcourrons toute la chaine en incluant le testbench, la simulation, la synthèse logique, le placement routage en circuit intégré et en solution FPGA, et le test sur carte.

Pré-requis

Connaissance d'un langage de programmation structuré (Pascal, C...).
Pratique de la programmation sur ordinateur.
Connaissances de base en logique synchrone.

public concerné

Ingénieurs ou techniciens supérieurs souhaitant aborder l'utilisation du langage VHDL pour la simulation ou la synthèse de circuits numériques.

en pratique

Méthodes pédagogiques

Apports théoriques.
Démonstrations et études de cas (conception de FPGA).
Travaux pratiques sur cartes d'évaluation.

Moyens pédagogiques

Séance en salle de formation.
Les participants travailleront sur des cartes de type DE10 fournies le premier jour de la formation.
Les participants peuvent s'ils le désirent emmener leur propre portable et installer le logiciel.

Modalités d'évaluation

L'évaluation des connaissances acquises en formation s'appuie sur la réalisation de mise en situation et des études de cas mises en oeuvre par le formateur.

Statistiques

3500
cadres formés par an

6
campus en France et dans le monde

1
centre de formation au coeur de Paris

89%
de nos participants recommandent nos formations
(source 1er semestre 2019)